2018 Cadence Verification Suite Technology on Tour
2018 Cadence Verification Suite 技術(shù)巡回展
國家集成電路西安產(chǎn)業(yè)化基地聯(lián)合電子設(shè)計自動化領(lǐng)域領(lǐng)先的供應(yīng)商 Cadence，誠邀您參加“2018 Cadence Verification Suite 技術(shù)巡回展”。通過本次研討會，您將了解到Cadence針對AI芯片，汽車電子，云服務(wù)器和移動終端等Billion Gate設(shè)計提供的系統(tǒng)級驗證全流程和技術(shù)解決方案，包括第三代多核并行Simulation平臺Xcelium?、基于硬件仿真器Palladium Z1?的simulation加速、新一代用于早期軟件開發(fā)的FPGA原型驗證平臺Protium S1?和形式化驗證平臺Jasper Gold?的最新技術(shù)更新。
點擊以下城市鏈接開始報名！
ü 上海站，5月29日，點擊報名！ （https://www.bagevent.com/event/1471214）
ü 西安站，5月31日，點擊報名！ （https://www.bagevent.com/event/1471366）
ü 北京站，6月7日，點擊報名！ （https://www.bagevent.com/event/1471371
酒店地址及交通信息參考：
上海站 時間： 2018年5月29日（星期二） 地點：浦東長榮桂冠酒店，2F桂冠1廳 （上海市浦東新區(qū)祖沖之路1136號） | 西安站 時間：2018年5月31日（星期四） 地點：西安志誠麗柏酒店，20F多功能廳 （西安市高新區(qū)高新路46號） |
北京站 時間： 2018年6月7日（星期四） 地點：北京麗亭華苑酒店，3F金輝廳（北京市海淀區(qū)知春路25號） | |
會議為免費參加，座位有限，報名從速！
會議咨詢： event_cn@cadence.com
會議日程：
Time | Session Title |
09:00 – 09:30 | Registration |
09:30 – 10:15 | Cadence? Verification Suite Update |
10:15 – 10:40 | Tea Break |
10:15 – 11:00 | Xcelium? Simulation for 1B Gate Designs |
11:00 – 11:45 | Using Indago? Debug Platform to Improve Debug Efficiency |
11:45 – 13:00 | Buffet Lunch |
13:00 – 13:45 | IP Function Signoff with JasperGold? Platform |
13:45 – 14:30 | Solving Billion-Gate Design Challenge with Palladium? Z1 Platform |
14:30 – 15:00 | Tea Break |
15:00 – 15:45 | Reducing Prototyping Bring-Up from Months to Days |
15:45 – 16:30 | Cadence Verification Solution for AI, HPC, and Cloud Chips |
16:30 | Wrap-Up and Lucky Draw |
*The agenda is subject to change
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