行業(yè)首個(gè)SMIC 14nm 10G 多協(xié)議SerDes PHY IP
2020年4月30日, Cadence公司宣布基于SMIC 14nm工藝的10Gbps多協(xié)議PHY研發(fā)成功，這是行業(yè)首個(gè)SMIC FinFET工藝上有成功測(cè)試芯片的多協(xié)議SerDes PHY IP。
該多協(xié)議SerDes PHY IP具有很強(qiáng)的靈活性，在保證PPA不損失的情況下對(duì)設(shè)計(jì)進(jìn)行了簡(jiǎn)化。它采用了Cadence經(jīng)過(guò)大量量產(chǎn)驗(yàn)證的Torrent架構(gòu)，可以有效的幫助客戶降低產(chǎn)品風(fēng)險(xiǎn)，縮短產(chǎn)品上市時(shí)間。
圖 1 測(cè)試芯片和實(shí)際運(yùn)用場(chǎng)景模擬演示
此PHY IP可以在單個(gè)macro上運(yùn)行多種協(xié)議，支持從 1Gbps 到 10.3125Gbps的連續(xù)速率，適用于PCIe (Gen 1/2/3), USB 3.1 (Gen1/2), Display Port Tx v1.4, Embedded DisplayPort Tx v1.4b, JESD204b(max 10.3215Gbps), 10GBase-R, XFI, SFP+, RXAUI, XAUI, QSGMII/SGMII, 以及 SATA 3 (Gen 1/2/3) 等協(xié)議。PCS支持PIPE 4.2接口。
圖2 系統(tǒng)級(jí)模塊框圖
Cadence多協(xié)議SerDes PHY IP的主要特性有：
·獨(dú)立鏈路的多協(xié)議支持
·支持PCIe L1 sub-states
·片上終端電阻自動(dòng)校準(zhǔn)
·支持SRIS和內(nèi)部SSC生成
·支持多達(dá)16 通道（lanes）
·支持分叉模式（bifurcation）
·支持內(nèi)外部時(shí)鐘源動(dòng)態(tài)檢測(cè)
·SCAN, BIST，串/并行環(huán)回功能
此多協(xié)議SerDes PHY IP可以快速、輕松地集成到SoC系統(tǒng)中，可以與Cadence或第三方PIPE兼容的控制器進(jìn)行無(wú)縫對(duì)接。多協(xié)議SerDes PHY IP為高要求運(yùn)用的客戶提供了一個(gè)低成本、多功能、低功耗的解決方案。不僅為SoC集成商提供卓越的性能與靈活性，同時(shí)能夠滿足高性能的設(shè)計(jì)要求。
目前這款多協(xié)議SerDes PHY IP 已經(jīng)可以支持SMIC14SFP 和 SMIC12SFe工藝節(jié)點(diǎn)。除了10G多協(xié)議SerDes PHY IP，Cadence 在2019年9月還發(fā)布了SMIC 14nm工藝下經(jīng)過(guò)測(cè)試芯片驗(yàn)證的DDR PHY IP，它采用SMIC 自有標(biāo)準(zhǔn)庫(kù)單元，支持DDR3/4/LPDDR3/4/X協(xié)議，最高速度可達(dá)4266Mbps。歡迎您通過(guò)Cadence銷售渠道了解更多關(guān)于10G多協(xié)議SerDes PHY IP、DDR PHY IP 等相關(guān)信息。 | 
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